논문 (학술지)
An 84.6-dB-SNDR and 98.2-dB-SFDR Residue-Integrated SAR ADC for Low-Power Sensor Applications
| 등록번호 | RPMS-2019-0190772992 | SCI 구분
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※구분 : SCI(SCIE포함), 비SCI |
SCI |
|---|---|---|---|
| 저자명 (주·공동저자) | Choi S.; Ku Hwan-Seok; Son Hyunwoo; Kim Byungsub; Park Hong-June; Sim Jae-Yoon | ||
| 논문구분 | 국외전문학술지 | 학술지명 | IEEE JOURNAL OF SOLID-STATE CIRCUITS |
| ISSN | 0018-9200 | 학술지 출판일자 | 2018-02-01 |
| 학술지 볼륨번호 | 53 | 논문페이지 | 404 ~ 417 |
| 학술지 임팩트팩터 | 4.075 | 기여율 | 100 % |
| DOI | 10.1109/JSSC.2017.2774287 | ||
| 초록 | This paper presents an asynchronous-clocking successive approximation register (SAR) analog-to-digital converter (ADC) suitable for ultralow-power fine-precision sensor applications whose signal bandwidth is in the kilohertz range. The performance-limiting issues of comparator noise and capacitor mismatch in SAR ADC are resolved by a residue integration scheme combined with a dynamic element matching (DEM), achieving a high resolution without imposing extra burden on the design of residue amplifier and comparator. The prototype 16-bit 2 kS/s SAR ADC is fabricated using 180-nm CMOS process in an area of 0.68 mm 2 . Measurements show 84.6-dB signal to noise and distortion ratio and 98.2-dB spurious-free dynamic range at the Nyquist input frequency. The ADC dissipates 7.93 μW from supply voltage of 1.8 V and achieves a Schreier figure of merit of 165.6 dB. | ||
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